Multilexer

BAB II

PERANCANGAAN  MULTIPLEXER

2.1    Multiplexer

Terdapat banyak definisi multiflexer, diantaranya yang disampakan oleh Ibrahim: “Multiplexer adalah suatu piranti elektronis yang berfungsi seperti saklar putar yang sangat cepat. Piranti ini akan menghubungkan beberapa kanal masukan, satu per satu ke sebuah jalur keluaran. Dengan demikian, kanal masukan harus membagi sebuah jalur komunikasi tunggal dengan setiap kanal untuk selang waktu tertentu. Teknik time-sharing ini sering disebut time multiplexing. Kanal masukan dapat dipilih sesuai dengan urutan yang telah ditentukan sebelumnya atau dengan menerapkan pemiliihan alamat kanal”(brahim,1998:126).

Amultiplexer is to select 1 out of N input data soures and to transmit the selected  data to a single information channel” (Millman, 1971 : 612). Multiplexer adalah suatu piranti yang digunakan untuk memilih satu data input dari N data input dan mentransmisikan satu data input terpilih tersebut  pada chanel informasi tunggal.

Multiplexer dapat digunakan sebagai pengubah parallel ke seri seperti yang  ditujukkan pada gambar berikut :

Cara kerja blok diagram multiplexear ddiatas adalah sebagaimana diperlihatkan oleh table kebenaran berikut ini :

Tabel 1

Table Kebenaran Multiplexer 8 Masukan

E Channel ke A2 A1 A0 output
0 0 0 0 0 1
0 1 0 0 1 1
0 2 0 1 0 1
0 3 0 1 1 1
0 4 1 0 0 1
0 5 1 0 1 1
0 6 1 1 0 1
0 7 1 1 1 1

Alamat melakukan pengaturan pengeluaran dari masukan dan data yang tadinya secara parallel akan diurutkan menjadi data seri oleh multiplexer. Sehingga dari banyak jalur penghantar menaajadi satu penghantar. Sehingga multiplexer banyak digunakan dalam transmisi data jarak jauh untuk pertimbangan ekonomis, menghemat penggunaan saluran transmisi.

Dua keping multiplexer tersaji pada gambar dibawah ini. IC 74151 dan 74157 sebagaimana gambar berikut :

Gbr.4 IC Multiplexer

2.2   Count er (Pencacah)

Berikut  adalah sebuah definisi tentang Counter (penghitung) atau pencacah yang disampaikan oleh Malvino: “Counter adalah sebuah register yang mampu menghitung jumlah pulsa detak yang masuk melalui masukan detakannya. Dalam bentuk yang sederhana, piranti ini merupakan ekivalen elektronik dari sebuah odometer biner”[Malvino (diterjemahkan oleh Tjia May On),1983 : 132].

Sebuah counter atau pencacah yang dibangun dengan flip-flop JK seperti ditunjukkan pada gambar berikut ini :

Tabel 2

Tabel kebenaran Counter

Lebih jelas cara kerja rangkaian diatas, sebagai implementasi counter dari JK Flip-flop adalah sebagai berikut :

Cacahan Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1

Counter diatas merupakan penghitung 16 dengan menggunakan empat buah JK Flip-flop hal ini sebenarnya merupakan hasil formulasi dari 2n, dengn n =4. Counter tersebut merupakan counter synchron. Sedangkan jika penghitungan tidak merupakan angka baku yang bisa direpresentasikan dengan formulasi 2n, maka merupakan counter tak sinkron (Asynchron), contohnya penghitung  10.

2.3    JK Flip – flop

Rangkaian logika JK flip-flop  adalah sebagai berikut :

Gbr.6 JK Flip-flop

Perlu diketahui bahwa operasi dan cara kerja rangkaian JK flip-flop pada keadaan input J dan K.

  1. Pada keadaan J = 0 dan K = 1 output  Q akan mejadi 0 (reset) ketika pulsa pertama dari input Cp bergerak dari 1 ke 0.
  2. Pada keadaan J = 1 dan K = 1 output Q akan berubah setiap datang pulsa Cp yag bergerak dari 1 ke 0. Keadaan ini dapat juga disebut toggle.

Kesimpulan :

J = 1 K = 0 ® Q akan set pada pulsa Cp yang pertama.

J = 0 K = 0 ® Q akan berada pada keadaan terakhir.

J = 0 K = 1 ® Q akan reset pada pulsa Cp yang pertama

J = 0 K = 1 ® Q akan toggle

Tabel 3. Tabel JK Flip – Flop

Dari kesimpulan diatas, maka akan didapatkan table kebenaran dari J-K flip-flop sebagai berikut :

J K 0n+1 Keterangan
0 0 0n Kondisi penyimpanan
0 1 0 Kondisi reset
1 0 1 Kondisi  set
1 1 0 Kondisi toggle

Tabel 4

Tabel Kebenaran  JK  flip-flop

Lebih lengkap akan diperoleh tabel kebenaran sebagai berikut :

Input Output
K J Qn Qn+1
0 0 0 0
1 1
0 1 0 1
1 1
1 0 0 0
1 0
1 1 0 1
1 0

Qn adalah output JK flip-flop pada pulsa clock = 0

Qn+1 adalah output JK flip-flop pada saat pulsa clock mulai turun (trailing edge) dan selama clock = 0

Dari kesimpulan tersebut akan dapat diketahui bahwa output JK flip-flop akan berubah pada saat pulsa clock mulai turun (trailing edge) dan pada saat itu output akan “mengingat” inputnya pada saat clock mulai naik (leading edge).

2.4    Tabel Karnaugh

Tabel Karnaugh terdiri atas kotak-kotak yang ditetukan oleh jumlah kemungkinan dari semua variable input. Berikut adalah table karnaugh dengan dua kombinasi variasi input.

Tabel 5.

Tabel Karnaugh 1

Untuk dua variable input ada  empat buah kotak yang ditandai dengan A,A,B dan B. Urutan penandaan diatur sedemikian rupa sehingga perpindahan dari satu kotak ke kotak sebelahnya  hanya satu variable yang berubah. Pada table Karnaugh, kotak-kotak yang berbatasan hanya boleh berbeda satu nilai logika

A A
B
B
Tabel 6

Tabel Karnaugh 2

Cara lain untuk menjelaskan fungsi logika dengan dua variable dapat digambarkan sebagai berikut :

A A
B AB AB
B AB AB
Tabel 7

Tabel Karnaugh 3

Dengan cara yang sama, kita dapat pula membentuk table Karnaugh dengan menggunakan tiga variable input. Dengan tiga variable input dapat dibentuk delapan kotak seperti tampak pada gambar dibawah ini :

C C

C

C
AB AB ABC ABC
AB AB ABC ABC
AB AB ABC ABC
AB AB ABC ABC
A A

A

A
BC BC ABC ABC
BC BC ABC ABC
BC BC ABC ABC
BC BC ABC ABC

Peraturan membuat Tabel Karnaugh

  1. Diagram dibuat sehingga suku-suku dari kotak yang bersebelahan hanya berbeda satu variable.
  2. Suku dari persamaan yang akan disederhanakan dimasukkan kedalam kotak dengan memberi tanda “1”.
  3. Bila kotak yang bersebelahan terdapat tanda “1” maka variable yang berbeda untuk kedua kotak itu dapat dihilangkan sehingga untuk suku tersebut hanya variable yang sama yang merupakan hasil akhir dari peyederhanaan.
  4. Jika semua suku telah disederhanakan, maka dengan menggunakan rangkaian logika OR akan terbentuk persamaan yang telah disederhanakan.

Cara Membaca Tabel Karanaugh

Dengan bantuan table Karnaugh kita dapat menyederhanakan suatu persamaan Boole, asalkan kita sudah mengetahui peraturan-peraturannya.

Pada kotak-kotak table Karnaugh tersusun nilai logika “1” dan “0”. Nilai-nilai logika 1 mungkin bisa berdekatan letaknya atau juga berjauhan. Dengan letak nilai “1” yang berdekatan akan didapatkan beberapa kemungkinan, yaitu :

2 bersampingan disebut pair

4 bersampingan disebut quad

8 bersampingan disebut octet

Pair

Tabel 8

Tabel Karnaugh 4

Yang dimaksud dengan pair adalah suatu kelompok yang terdiri atas dua buah nilai logika  “1” yang letaknya berdampingan, baik tersusun dalam bentuk banjat maupun kolom yang sama didalam kotak table karnaugh.

CD CD CD CD
AB 1 1 0 0
AB 0 0 0 0
AB

AB

0 0 0 0
0 0 1 1
0 0 0 0

Quad

Quad dapat diartikan suatu kelompok yang terdiri atas empat buah nilai logika “1” yang letaknya berdekatan dalam sebuah table Karnaugh.

Tabel. 9 Tabel Karnaugh 5
CD CD CD CD
AB 0 0 0 0
AB 0 1 1 0
AB 0 1 1 0
AB 0 0 0 0

Octet

Octet dapat diartikan suatu kelompok yang terdiri atas delapan buah nilai logika ‘1” yang letaknya berdekatan didalam suatu table Karnaugh.

Tabel. 10 Tabel Karnaugh 6

CD CD CD CD
AB 0 0 0 0
AB 1 1 1 1
AB 1 1 1 1
AB 0 0 0 0

Melinggkar (Rolling)

Tabel.11 Tabel Karnaugh 7

Selain dengan cara-cara yang telah diterangkan diatas, ada cara lain yang perlu diketahui ialah cara melingkar (rolling). Misalnya  nilai-nilai logika “1” yang terdapat pada kolom disebelah kiri dengan kolom-kolom nilai logika disebelah  kanan atau juga nilai-nilai logika “1” yang terddapat padda banjar paling atas dengan nilai-nilai logika yang berada pada banjar paling bawah.

CD CD CD CD
AB 0 1 1 0
AB 1 0 0 1
AB 1 0 0 1
AB 0 1 1 0

Dengan cara yang sudah dipelajari maka kita akan mendapatkan persamaan Boole Q = BD + BD

Overlapping

Kemungkinan lain yang akan terjadi ialah pembacaan yang disebut overlapping. Overlapping dapat dijelaskan dengan bantuan diagram berikut :

Tabel. 12

Tabel Karnaugh 8

CD CD CD CD
AB 0 0 1 1
AB 1 0 1 1
AB 1 0 1 1
AB 0 0 1 1

Pada diagram diatas trelihat ada kelompok yang merupakan Octet dan Rolling

Keterangan

Dari uraian-uraian yang telah dibahas dapat ditarik kesimpulan bahwa pair dapat kita menghilangkan  satu buah variable. Dengan quad dapat dihilangkan dua variable. Selanjutnya, dengan Octet dapat dihilangkan tiga variable. Oleh karena itu, suatu persamaan dapat disederhanakan lagi bentuknya dengan menggunakan table Karnaugh.

BAB III

PERANCANGAN SISTEM

3.1    Pendahuluan

Dalam merancang multiplexer ada beberapa langkah yang harus dilakukan, yaitu :

  • Menentukan Bagan Multiplexer yang dirancang.
    • Menentukan Tabel Multiplexer yang dirancang
    • Menentukan Blok Diagram Rangkaian Multiplexer
    • Menentukan Rangkaian Alamat dan Counter yang dirancang
    • Menentukan Diagram Multiplexer yang dirancang secara lengkap

A3
A0

3.2     Bagan Multiplexer-16 masukan

Y=X0,X1,X2,X3,,X4,……,X15

Tabel. 13

3.3   Tabel Multiplexer-16 masukan

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 No
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S E
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 A3 Alamat
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 A2
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 A1
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 A0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 X0 Masukan
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 X1
0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 X2
0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 X3
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 X4
0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 X5
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 X6
0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 X7
0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 X8
0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 X9
0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 X10
0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 X11
0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 X12
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 X13
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X14
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X15
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Y

Ke

luar

an

3.4       Rangkaian Diagram Multiplexer-16 masukan

Dari tabel kebenaran Multiplexer untuk 16 masukan diperoleh sebagai berikut

Gbr.8 Rangkaian Diagram Multiplexer 16 Masukan

3.5    Rangkaian Alamat dan Counter-16

Rangkaian alamat ini menggunakan counter (penghitung).  Counter  dapat dirancang dengan menggunakan JK flip-flop.  Terdapat dua jenis counter yaitu counter Synkron dan Asynkron. Counter synchron merupakan penghitung untuk masukan   yang dapat direpresentasikan dengaan 2n seperti 4 = 22, 8 = 23 dan 16 = 24 . Sedangkan selainnya menggunakan counter asynkron.

Gbr.9   Rangkaian Alamat Multiplexer 16 Masukan

3.6      Diagram Multiplexer-16 Masukan secara Lengkap

Gbr.10 Rangkaian Multiplexer secara Lengkap

BAB IV

ANALYSIS DAN PERANCANGAN MULTIPLEXER 10 MASUKAN

4.1    Pendahuluan

Pada dasarnya dalam merancang multiplexer untuk aplikasi tertentu mempunyai perbedaan hanya dalam hal jumlah masukan dan alamatnya, dimana alamat merupakan rangkaian counter (penghitung) yang sangat ditentukan oleh jumlah masukannya.

Dalam merancang multiplexer dengan masukan menjumlah bilangan baku yaitu bilangan yang dapat dipresentasikan dengan 2n seperti 22 = 4, 23 = 8, 24 = 16 relatif sederhana dibandingkan dengan masukan berjumlah selain bilangan baku tersebut, seperti 5, 7, 9 dan seterusnya. Oleh karena itu diperlukan sebuah analysis dalam perancangannya.

Pada tulisan ini, penulis akan melakukan perancangan  sebuah spesifikasi Multiplexer untuk 10 masukan.

4.2 Bagan Multiplexer-10 Masukan

4.3

Tabel. 14

Tabel Multiplexer-10

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 E
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 A3
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 A2
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 A1
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 A0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 X0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 X1
0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 X2
0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 X3
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 X4
0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 X5
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 X6
0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 X7
0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 X8
0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 X9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 Y

4.4 Diagram Rangkaian Multiplexer-10 Masukan

Gbr.12 Rangkaian Diagram Multiplexer 10 Masukan

4.5 Rangkaian Alamat

Rangkaian alamat adalah berupa counter (penghitung) 10. Karena jumlah masukan ada 10, bukan bilangan baku, tidak bisa direpresentasikan dengan 2n maka perancangan Alamat atau counter (penghitung) harus menggunakan asynkron. Rangkaian counter asynkron dapat menggunakan JK flip-flop, SR flip-flop, D flip-flop yang mempunyai langkah-langkah perancangan khusus. Dalam perancangan ini, peulis akan menganalisis counter-10 dengan menggunakan JK flip-flop.

Tabel 15

Rangkaian alamat 10, yang menggunakan counter asynchrony menggunakan JK Flip- flop dalam peancangannya membtuhkan table kebenaran JK Flip-flop. Tabel kebenaan tersebut sebagai modal awal dalam memperoleh table transisi dari sesifikasi counter yang sedangg diraancaang.

Tabel Kebenaran  JK  flip-flop

Input Output
K J Qn Qn+1
0 0 0 0
1 1
0 1 0 1
1 1
1 0 0 0
1 0
1 1 0 1
1 0

Table 16

Dari table kebenaran dapat it lihat bahwa saat output Qn=0 dan Qn+1=0, merupakan kemungkinan ayang diperoleh dari input K=0 dan input K=1, maka untuk table transisi, kita menampilkan K=X, yang berarti K bisa berharga 1 dan atau 0. begitu pun juga untuk J. Sedangkan untuk kondisi output Qn=1 dan Qn+1=0, diperoleh dari input K=1, maka pada table ransisi ditetapkan harga K=1, begitu juga berlaku untuk J. Seharusnya sebagai hasil keseluruhan akhirnya diperoleh table transisi sebagai berikut :

Tabel Transisi JK-flip-flop

Qn

Qn = 1

K

J
0 0 X 0
0 1 X X
1 0 1 X
1 1 0 X

Setelah memperoleh table transisi, beriutnya kita dapat memperoleh table counter untuk spesifikasi penghitung 10.

Table 17

Tabel Counter-10

No

QA QB QC QD KA JA KB JB KC JC KD JD
1. 0 0 0 0 X 0 X 0 X 0 X X
2 0 0 0 1 X 0 X 0 X X 1 X
3 0 0 1 0 X 0 X 0 0 X X X
4 0 0 1 1 X 0 X X 1 X 1 X
5 0 1 0 0 X 0 0 X X 0 X X
6 0 1 0 1 X 0 0 X X X 1 X
7 0 1 1 0 X 0 0 X 0 X X X
8 0 1 1 1 X X 1 X 1 X 1 X
9 1 0 0 0 0 X X 0 X 0 X X
10 1 0 0 1 0 X X 0 X X 1 X
11 1 0 1 0

Minimisasi Menggunakan Karnaugh

Minimisasi dilakukan untuk memperoleh rangkain counter yang lebih efesien. Sebagai ciri khas dari counter asynchrony adalah adanya tambahan komponen logika, baikOR, AND dll. Dalam hal ini rangkaian logika tersebut yang diminimisasi. Bahkan lebih jauh keuntungan dari minimisasi ini adalah untuk memperoleh time delay yang lebih singkat.

Dalam perncangan counter untuk multiplexer, minimisasi dilakukan tehadap rangkaian logika yang akan terhubung pada masing – maaasing input dan output tiap JK Flip – flop. Sehingga untuk  multiplaxer 10 akan diperoleh 2 x 4 saluran alamat, yaitu 8 buah table  Karnaughmap.

Hal – hal yang perlu diperhatikan  dalam menentukan nilai pada table karnaugh map :

  1. Field – field  pada pertemuan kolom dan row 11 sampai dengan 15, diberi tanda silang (X).
  2. Semua tanda silang, dapat dipilih untuk bernilai 1 atau 0.

Tabel 18

QAQB

Minimisasi untuk KA

X X X 0
X X X
QAQBQC

0

X

X

X

X

X X X X
QC
Daerah 12,13,14,15

Dari table tersebut akan diperleh

KA = QC + QAQBQC +  QAQC

= QC(1+QA) +  QAQBQC

= QC (1+ QAQB )

KA =  QC

Table 19

Minimisasi untuk JA

0 0 X X
0 0 X X

0

X

X

X

0

0

X

X

QA

JA = QA

Table 20

QAQB

Minimisasi KB

QCQD
X 0 X X
X 0 X X

X

1

X

X

X

0

X

X

KB = QCQD

QCQD
Tabel 20

Minimisasi  untuk JB

0 X X 0
0 X X X

X

X

X

X

0

X

X

X

QB

JB = QB

Table 21

Minimisasi Untuk KC

X X X X

X

X

X

X

QD

1

1 X X

0

0

X

X

Kc = QB

Tabel 22

Minimisasi Untuk JC

0 0 X 0
X 0 X X

X

X

X

X

X

X X X

QC

JC = QC

Table 23

Minimisasi  utuk KD

X

X X

X

1 1 X 1

1

1

X

X

X

X

X

X

1

KD = 1

Table 24

Minimisasi  untuk JD

X X X X
X X X X

X

X

X

X

X

X

X

X

1

JD = 1

Hasil minimisasi

KA =  QC (bar)

JA = QA

KB = QCQD

JB = QB

Kc = QB

JC = QC

KD = 1

JD =  1

Realisasi  Rangkaian Alamat 10

Gbr. 13    Rangkaian Alamat Multiplexer 10 Masukan

4.6    Diagram Multiplexer-10 Masukan secara Lengkap

QA
QB
QC
QD

Clock

Gbr. 14  Multiplexer  Masukan 10 Secara Lengkap

BAB V

KESIMPULAN

5.1   Kesimpulan

Dalam melakukan perancangan multiplexer  dapat dilakukan dengan langkah-langkah sebagai berikut :

  • Menentukan Bagan Multiplexer.
  • Menentukan Tabel Multiplexer.
  • Menentukan Blok Diagram Rangkaian Multiplexer
  • Menentukan Rangkaian Alamat.
  • Menentukan Diagram Multiplexer yang dirancang secara lengkap.

Jumlah masukan multiplexer sangat menentukan rangkaian alamat dalam bentuk Counter (penghitung) synchron atau Asynchron. Terdapat lima  Langkah dalam merancang counter Asynchron dengan menggunkan JK Flip-flop :

  • Menentukan table kebenaran JK Flip-Flop
  • Membuat Tabel Transisi
  • Menentkan table kebenaran untuk counter N
  • Melakukan minimisasi menggukan Karnaugh
  • Dan merealisasikan counter

Tinggalkan Balasan

Isikan data di bawah atau klik salah satu ikon untuk log in:

Logo WordPress.com

You are commenting using your WordPress.com account. Logout / Ubah )

Gambar Twitter

You are commenting using your Twitter account. Logout / Ubah )

Foto Facebook

You are commenting using your Facebook account. Logout / Ubah )

Foto Google+

You are commenting using your Google+ account. Logout / Ubah )

Connecting to %s


%d blogger menyukai ini: